賽靈思新一代Vivado設(shè)計(jì)套件首次面向公眾開(kāi)放

All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應(yīng)商賽靈思公司（Xilinx, Inc.）近日宣布首次面向所有用戶全面開(kāi)放其新一代設(shè)計(jì)環(huán)境Vivado設(shè)計(jì)套件2012.2，該版本現(xiàn)已向目前所有質(zhì)保期內(nèi)的ISE設(shè)計(jì)套件用戶免費(fèi)提供。

Vivado設(shè)計(jì)套件2012.2的發(fā)布分為兩個(gè)階段，首輪發(fā)布致力于加快C語(yǔ)言和RTL的實(shí)現(xiàn)速度；第二輪發(fā)布則著重加快系統(tǒng)級(jí)功能的集成速度。該版本提供了高度集成的設(shè)計(jì)環(huán)境（IDE）和全新一代系統(tǒng)到IC工具， 其中包括高層次綜合、具有業(yè)界最佳System Verilog支持的RTL綜合、革命性創(chuàng)新的分析型布局布線，以及高級(jí)SDC時(shí)序引擎，使開(kāi)發(fā)人員能夠?qū)⒃O(shè)計(jì)實(shí)現(xiàn)速度提高達(dá)四倍，大大提升了他們的設(shè)計(jì)生產(chǎn)力。

 

配合此次重要發(fā)布，賽靈思還提供了大量詳細(xì)的Vivado應(yīng)用視頻培訓(xùn)，請(qǐng)參見(jiàn)賽靈思網(wǎng)上培訓(xùn)主頁(yè)。

 

 

 

 

Vivado設(shè)計(jì)套件加速RTL實(shí)現(xiàn)

 

考慮到當(dāng)今的設(shè)計(jì)規(guī)模大、復(fù)雜性高的特點(diǎn)，開(kāi)發(fā)人員面臨著多重設(shè)計(jì)挑戰(zhàn)，難以實(shí)現(xiàn)自動(dòng)化設(shè)計(jì)收斂。Vivado設(shè)計(jì)套件2012.2的布局布線技術(shù)采用各種分析技巧加速實(shí)現(xiàn)周期，為多種同步的設(shè)計(jì)參數(shù)（包括擁塞、總線長(zhǎng)和時(shí)序等）進(jìn)行最佳優(yōu)化。針對(duì)復(fù)雜設(shè)計(jì)，和ISE設(shè)計(jì)套件相比，Vivado設(shè)計(jì)套件2012.2將性能提升了15%（相當(dāng)于提升了一個(gè)速度等級(jí)）。性能的提升不僅擴(kuò)大了賽靈思在中端產(chǎn)品系列的領(lǐng)先優(yōu)勢(shì)，使其性能領(lǐng)先競(jìng)爭(zhēng)器件3個(gè)速度等級(jí)，同時(shí)在高端產(chǎn)品系列提供了更好的性能功耗比， 在低端各個(gè)產(chǎn)品系列提供了更佳的性能。

 

EVE公司CEO、總裁兼創(chuàng)始人Luc Burgun指出：“作為Vivado設(shè)計(jì)套件早期試用計(jì)劃的一員，我們非常高興看到賽靈思把ASIC級(jí)的工具帶到FPGA產(chǎn)業(yè)。憑借其先進(jìn)的布局布線算法和精密的設(shè)計(jì)分析環(huán)境，Vivado設(shè)計(jì)套件能大幅提升我們的設(shè)計(jì)生產(chǎn)力，并為我們的產(chǎn)品快速上市帶來(lái)莫大的優(yōu)勢(shì)。”

 

Vivado設(shè)計(jì)套件加速C語(yǔ)言實(shí)現(xiàn)

 

隨著Vivado設(shè)計(jì)套件通用版本的發(fā)布，賽靈思還針對(duì)All Programmable 7系列 FPGA和Zynq-7000 EPP SoC器件推出Vivado高層次綜合（HLS）工具，繼續(xù)延續(xù)其在電子系統(tǒng)級(jí)（ESL）設(shè)計(jì)領(lǐng)域的領(lǐng)先地位。Vivado HLS 將免費(fèi)提供給目前保質(zhì)期內(nèi)的 ISE 設(shè)計(jì)套件DSP版本和系統(tǒng)版本的用戶。設(shè)計(jì)人員通過(guò)將C、C++或System C代碼綜合到RTL中，能夠快速探索出復(fù)雜算法的實(shí)現(xiàn)架構(gòu)。Vivado HLS與系統(tǒng)生成器（System Generator）完美集成在一起，能夠創(chuàng)建出快速仿真模型，支持視頻、圖像、雷達(dá)和基帶無(wú)線電等應(yīng)用的快速開(kāi)發(fā)。Vivado HLS不僅能加速算法實(shí)現(xiàn)，還能將驗(yàn)證時(shí)間縮短多達(dá)1萬(wàn)倍，并通過(guò)支持RTL微架構(gòu)探索改進(jìn)系統(tǒng)性能。

 

中興（中國(guó)）通訊公司中心研究院數(shù)據(jù)中心總工程師劉衡祁表示：“在FPGA設(shè)計(jì)中，我們經(jīng)常用C語(yǔ)言快速搭建系統(tǒng)級(jí)模型，完成關(guān)鍵算法和架構(gòu)上的驗(yàn)證。但如何將C語(yǔ)言快速高效地轉(zhuǎn)化為硬件描述語(yǔ)言，一直是我們面臨的一道難題?，F(xiàn)在有了賽靈思 Vivado高層次綜合工具，此問(wèn)題得到了有效的解決。我們近期在一個(gè)產(chǎn)品項(xiàng)目中用C語(yǔ)言實(shí)現(xiàn)了關(guān)鍵算法，隨后用賽靈思的Vivado HLS工具成功將C代碼直接轉(zhuǎn)換成了Verilog。我們?cè)谫愳`思器件中對(duì)功能和性能進(jìn)行了驗(yàn)證，結(jié)果表明Vivado HLS高層次綜合工具在FPGA設(shè)計(jì)流程中非常實(shí)用。”

 

整合賽靈思聯(lián)盟計(jì)劃（Xilinx Alliance Program）

 

為進(jìn)一步提高設(shè)計(jì)生產(chǎn)力，賽靈思持續(xù)與不斷增加的主要賽靈思聯(lián)盟計(jì)劃成員開(kāi)展協(xié)作，共同確保IP核均得到驗(yàn)證， 設(shè)計(jì)工具及時(shí)推出以不斷豐富ISE 設(shè)計(jì)套件和Vivado設(shè)計(jì)套件工具。這種合作對(duì)Vivado設(shè)計(jì)套件第二階段的推出也很關(guān)鍵。Vivado設(shè)計(jì)套件第二階段將推出一種互動(dòng)設(shè)計(jì)與驗(yàn)證環(huán)境Vivado IP集成器（Vivado IP Integrator），和Vivado IP 封裝器（Vivado IP Packager）。該器件使賽靈思、第三方IP提供商以及最終客戶能夠?qū)P核、模塊或完整設(shè)計(jì)封裝在一起，并配套提供各種約束、測(cè)試平臺(tái)和技術(shù)文檔。

 

供貨情況

 

保質(zhì)期內(nèi)的ISE設(shè)計(jì)套件邏輯版本和嵌入式版本的用戶將免費(fèi)獲得全新的Vivado設(shè)計(jì)套件版本，ISE設(shè)計(jì)套件DSP版本和系統(tǒng)版本的用戶也將免費(fèi)獲得全新的Vivado設(shè)計(jì)套件系統(tǒng)版本。

 

賽靈思將于明年初Vivado設(shè)計(jì)套件第二階段發(fā)布的時(shí)候， 推出加速集成的新功能和方法。客戶也可報(bào)名參加Vivado設(shè)計(jì)套件培訓(xùn)課程。